不破坏锁相环路稳定性的鉴相泄漏抑制

Restraint for PD Leakage without Damaging the PLL Stability

摘要:

对鉴相频率泄漏进行抑制,又不破坏环路的稳定性,是工程设计中必须重视的问题。本文通过对几种常用锁相环环路滤波器电路模型的传递函数的计算和分析,获得了在不破坏锁相环路稳定性的前提下对鉴相泄漏良好抑制的电路模型和参数。同时,分析表明:当锁相环的鉴相频率很低时,鉴相泄漏的抑制尤为重要,采用二阶低通有源滤波器具有最好的抑制性能。

Abstract: