摘要
在全数字发信机系统中,射频脉宽调制(RF-PWM)将基带调制信号的幅度与相位信息编码为输出脉冲的宽度和位置。由于数字信号处理器件的非理想特性,其时钟信号的上升沿和下降沿存在抖动误差,影响RF-PWM的输出信号质量。基于3种RF-PWM实现方案,本文通过公式推导确定了时钟抖动引入的非线性失真项,并给出了时钟抖动影响下不同方案输出脉冲信号底噪的数学解析式。最后利用Matlab软件,对不同方案在时钟抖动条件下的基波、奇次谐波和底噪进行仿真验证,结果证明理论推导正确;同时对信号的矢量幅度误差(EVM)和邻信道功率比(ACPR)进行仿真,分析出时钟抖动对信号带内外性能的影响。结果表明,时钟抖动引入的非线性失真主要体现为底噪的抬高;不同RF-PWM实现方案时钟抖动的影响特性各有不同,其中五电平方案对时钟抖动影响具有抑制效果,且随时间分辨力的增大而增大。
近年来,全数字发信机(ADTx
随着对RF-PWM算法的深入研究,衍生出多种不同的RF-PWM生成方案。为降低实现难度,HASLACH
RF-PWM算法在实现过程中会受到高次谐波、脉冲畸

图1 RF-PWM原理示意图
Fig.1 Schematic diagram of RF-PWM
RF-PWM原理如
下面对固定门限比较三电平方案、移相控制方案和固定门限比较五电平方案进行介绍,为了方便描述,3个方案分别用SI,SII和SIII代替。
(1) |
式中:wc=2fc;k=2n-1,n=1,3,…;A为调制器增益(令A=1);W为脉冲宽度且:
(2) |
与SI方案不同,SII方案将输入信号的幅度相位信息通过信号分离器对应到2条相位调制信号中,再把这2条信号过零比较,获得2条子脉冲信号,最后将2条子脉冲信号输入到合成器叠加合成一条目标脉冲序列,原理如
将已调射频信号Sin(t)通过信号分离器分解为2路恒包络信号:
(3) |
式中。
分别将2路恒包络信号与零进行比较,得到2条在相位上相差2θ(t)的脉冲序列,通过这2条脉冲叠加合成得到三电平脉冲序列Spwm(t):
(4) |
(5) |
式中Vth1和Vth2为生成五电平所需的2个门限(Vth1<Vth2)。已调射频信号Sin(t)分别与2个固定门限Vth1和Vth2比较,产生2条三电平脉冲序列Spwm_v1(t)和Spwm_v2(t),将2条脉冲信号叠加合成得到五电平脉冲Spwm_5L(t):
(6) |

图2 不同RF-PWM方案生成脉冲波形示意图
Fig.2 Schematic diagram of pulse waveform generated by different RF-PWM schemes

图3 时钟抖动示意图
Fig.3 Timing jitter diagram
在物理实现过程中,由于各种较难预测的因素,如温度或半导体工艺,都会导致信号的上升沿和下降沿产生随机时钟抖动。如
如
(7) |
当x足够小时,根据极限理论有:sin(x)≈x、cos(x)≈1,此时
(8) |
式中:
(9) |
可以发现

图4 不同RF-PWM方案受时钟抖动影响示意图
Fig.4 Schematic diagram of different RF-PWM schemes affected by timing jitter
假设叠加前的2条信号的上升沿与下降沿都存在时钟抖动,如
(10) |
式中:
(11) |
将代入
(12) |
式中:
(13) |
从
如
(14) |
式中ΔS5L_jit(t)为2个三电平子脉冲在时钟抖动影响下的失真项之和,2个子脉冲的失真项与上文描述的SI方案类似。
从上述3种方案的失真项ΔScomp_jit(t)、ΔSoutp_jit(t)和ΔS5L_jit(t)可见时钟抖动给基波与谐波带来的失真都和ε有关,当ε趋近于0时,时钟抖动对信号基波与各次谐波带来的影响可以忽略不计。
在全数字发信机系统架构下,模拟信号在数字化过程中,由于系统分辨力的限制,数字化所产生的脉冲信号会引入量化误差,给信号带来量化噪声。本文把存在量化误差的信号作为参考信号,分析时钟抖动对信号底噪的影响。如

图5 脉冲信号引入误差示意图
Fig.5 Schematic diagram of error introduced by pulse signal
以SI方案为例,通过比较生成的脉冲序列Spwm(t) 由N个脉冲组成,脉冲序列的长度为LTc(L为正整数、Tc为载波周期),则Spwm(t)可以表示为:
(15) |
式中:tq_l为参考信号的位置;τq为参考信号的脉宽;sign(*)为符号函数;dτ(*)为脉冲状态,
(16) |
对
(17) |
对
(18) |
引入时钟抖动后,脉冲宽度从τq变为τr(τr为实际信号的脉宽),误差脉宽序列Epwm(t)可以表示为:
(19) |
式中tε_l为误差脉冲序列的位置,且当τe>0时(τe表示误差序列)有:
(20) |
当τe<0时,有:
(21) |
对
(22) |
式中tr_l表示实际信号的位置。对
(23) |
对比
(24) |
当fc远大于L时,时钟抖动对底噪带来的影响是不可忽略的。其他2种方案的噪声分析与上述过程类似。通过上文分析,时钟抖动对信号基波和奇次谐波的影响很小,主要影响体现在底噪上,而底噪的增加必然会引起信号带内和带外的失真,进而影响输出信号的质量。
本文的工作是在文献[
为验证时钟抖动对信号性能的影响,本文选择16QAM信号作为输入信号,载波fc为30 MHz,相对分辨力Tr(Tr=fs/fc,

图6 时钟抖动对信号基波和三、五次谐波的影响
Fig.6 Influence of timing jitter on fundamental and
3th,5th harmonics of signals
fs为采样频率)分别为1%,0.5%和0.1%。SI方案中Vth=0.1,SIII方案中Vth1=0.1,Vth2=0.3。
从

图7 时钟抖动对信号底噪的影响
Fig.7 Influence of timing jitter on signal noise floor

图8 不同方差时钟抖动对信号功率谱的影响
Fig.8 Influence of timing jitter with different variances on signal power spectrum

图9 时钟抖动对信号功率谱的影响
Fig.9 Influence of timing jitter on signal power spectrum
从频域上看,时钟抖动的存在会抬高信号的底噪,引起信号带内和带外的失真。仿真分析时钟抖动对输出信号的EVM和ACPR影响,
分析了载波频率一定的条件下,时钟抖动给3种方案带来的影响,但当信号的载波频率发生变化时,时钟抖动给信号带来的失真也发生相应变化。

图10 时钟抖动对信号ACPR的影响
Fig.10 Influence of timing jitter on signal ACPR

图11 时钟抖动对信号EVM的影响
Fig.11 Influence of timing jitter on signal EVM

图12 不同载波频率fc下时钟抖动对信号性能的影响
Fig.12 Influence of timing jitter on signal performance at different carrier frequencies
本文考虑了时钟抖动对3种RF-PWM方案性能上带来的影响,通过推导时钟抖动条件下信号基波、谐波和底噪的数学解析式,给出时钟抖动带来的失真项,并对时钟抖动条件下的RF-PWM方案进行性能仿真,验证了理论与仿真结果的一致性。理论与仿真结果表明时钟抖动主要抬高了信号的底噪,对信号基波与谐波基本没有产生影响;对于不同的RF-PWM方案,在相同条件下,2种三电平方案在时钟抖动影响下有着相近的性能,五电平方案对时钟抖动有较好的抑制效果,并随着时间分辨力的提高,五电平对时钟抖动的抑制效果越明显。
本文假设的时钟抖动只产生于数字域,时钟抖动之间相互独立。但在实际系统中,还应考虑在模拟域产生的时钟抖动和它带来的累积效应,并且时钟抖动引起的脉冲吞没现象也值得关注。因此后续需要结合实际系统对时钟抖动等非线性因素做出全面的分析,并找出相应的解决方案。
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