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时钟抖动对射频脉宽调制性能的影响分析  PDF

  • 朱家顺 1
  • 周强 2
  • 徐占洋 1
  • 陈章 2
  • 曾思宇 1
  • 傅浩洋 2
1. 南京信息工程大学 计算机与软件学院,江苏 南京 210044; 2. 国防科技大学 第六十三研究所,江苏 南京 210007

中图分类号: TN914.31

最近更新:2023-03-31

DOI:10.11805/TKYDA2022160

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摘要

在全数字发信机系统中,射频脉宽调制(RF-PWM)将基带调制信号的幅度与相位信息编码为输出脉冲的宽度和位置。由于数字信号处理器件的非理想特性,其时钟信号的上升沿和下降沿存在抖动误差,影响RF-PWM的输出信号质量。基于3种RF-PWM实现方案,本文通过公式推导确定了时钟抖动引入的非线性失真项,并给出了时钟抖动影响下不同方案输出脉冲信号底噪的数学解析式。最后利用Matlab软件,对不同方案在时钟抖动条件下的基波、奇次谐波和底噪进行仿真验证,结果证明理论推导正确;同时对信号的矢量幅度误差(EVM)和邻信道功率比(ACPR)进行仿真,分析出时钟抖动对信号带内外性能的影响。结果表明,时钟抖动引入的非线性失真主要体现为底噪的抬高;不同RF-PWM实现方案时钟抖动的影响特性各有不同,其中五电平方案对时钟抖动影响具有抑制效果,且随时间分辨力的增大而增大。

近年来,全数字发信机(ADTx)[

1]技术发展迅速,直接数字射频调制器(Directly Digital Radio Frequency Modulator,DDRFM)作为ADTx的核心模块,不仅要实现基带信号的数字上变频,还需要通过一定的脉冲编码算法将数字基带信号转换为适合开关放大的脉冲信号。射频脉宽调制(RF-PWM)[2]是一种根据基带信号的幅度、相位信息改变输出信号的脉冲宽度和脉冲位置的调制方法,具有编码效率高、脉冲切换频率低和宽频段性能较好等优点,是最适合ADTx的脉冲编码算法之[3]

随着对RF-PWM算法的深入研究,衍生出多种不同的RF-PWM生成方案。为降低实现难度,HASLACH [

4]提出一种基于数字预失真和固定门限比较的RF-PWM方案;基于移相控[5]的RF-PWM方案是将基带信号的幅度和相位信息转换为2个半周期射频脉冲信号的移相角,并通过对2个半周期射频脉冲信号的合成输出来获得所需的RF-PWM信号。为进一步提高编码效率和动态范围,ZHU[6]提出多电平RF-PWM方案,通过增加幅度量化电平数减小幅度量化引入的非线性失真。在多电平RF-PWM方案的基础上,周强[7]提出了一种主动谐波消除方法,提升性能的同时降低滤波需求。

RF-PWM算法在实现过程中会受到高次谐波、脉冲畸[

8]和时钟抖动等非线性因素的影响。这些非线性失真带来的谐波和杂散,会严重影响ADTx的性能和输出信号质量。NUYTS[9]对RF-PWM实现过程中产生的非线性失真做出较为全面的分析,但缺少对时钟抖动的研究。KEVIN[10]分析了时钟抖动对RF-PWM系统的影响,通过矢量幅度误差(EVM)公式推导,验证时域抖动在RF-PWM系统中会对小振幅信号的EVM产生较大的影响。 目前在时钟抖动相关研究中,还没有对时钟抖动给不同RF-PWM方案带来的影响进行分析。针对这一问题,本文选取了3种常见的RF-PWM方案:固定门限比较三、五电平方案和移相控制方案,并给出了这3种RF-PWM方案在时钟抖动影响下信号基波、谐波与底噪的数学解析式,研究时钟抖动对信号EVM、邻信道功率比(ACPR)和底噪(Noise Floor,NF)等性能的影响,并从中讨论分析出对时钟抖动有较好抑制能力的RF-PWM生成方案。

1 RF-PWM

1.1 RF-PWM原理

图1  RF-PWM原理示意图

Fig.1  Schematic diagram of RF-PWM

RF-PWM原理如图1所示,将输入信号|Sin(t)|与参考信号SR(t)进行比较,生成脉冲宽度调制(PWM)脉冲序列Spwm(t)。在输入基带信号相同的情况下,可以通过多种RF-PWM方案生成包含相同信息的脉冲波形。

下面对固定门限比较三电平方案、移相控制方案和固定门限比较五电平方案进行介绍,为了方便描述,3个方案分别用SI,SII和SIII代替。

1.2 RF-PWM生成方案

1.2.1 SI方案

图2(a)为SI方案,它将已调射频信号Sin(t)=a(t)cos(2πfct+φ(t))与固定门限Vth进行比较,其中a(t)是已调射频信号Sin(t)的包络,φ(t)为已调射频信号Sin(t)的相位。通过比较得到RF-PWM脉冲序列Spwm(t),可表示为:

Spwm(t)=4Aπk=1,3(-1)(k-1)2k×sinkW2coskwct+φt (1)

式中:wc=2πfck=2n-1,n=1,3,…;A为调制器增益(令A=1);W为脉冲宽度且:

W=π-2arcsinVth/at,a(t)>Vth0,a(t)Vth (2)

1.2.2 SII方案

与SI方案不同,SII方案将输入信号的幅度相位信息通过信号分离器对应到2条相位调制信号中,再把这2条信号过零比较,获得2条子脉冲信号,最后将2条子脉冲信号输入到合成器叠加合成一条目标脉冲序列,原理如图2(b)所示。

将已调射频信号Sin(t)通过信号分离器分解为2路恒包络信号:

Sin1=12coswct+φ(t)+θ(t)Sin2=12coswct+φ(t)-θ(t) (3)

式中θ(t)=(π-W)/2

分别将2路恒包络信号与零进行比较,得到2条在相位上相差2θ(t)的脉冲序列,通过这2条脉冲叠加合成得到三电平脉冲序列Spwm(t):

Spwm(t)=2πk=1,31kcoskwct+φ(t)+θ(t)+2πk=1,31kcoskwct+φ(t)-θ(t) (4)

1.2.3 SIII方案

图2(c)为SIII方案,将2个不同的门限分别与参考信号进行比较,门限的选取需满足五电平脉冲基波幅值A1等于2条三电平子脉冲基波幅值之和:

A1=121-Vth1a(t)2+1-Vth2a(t)2 (5)

式中Vth1Vth2为生成五电平所需的2个门限(Vth1<Vth2)。已调射频信号Sin(t)分别与2个固定门限Vth1Vth2比较,产生2条三电平脉冲序列Spwm_v1(t)和Spwm_v2(t),将2条脉冲信号叠加合成得到五电平脉冲Spwm_5L(t):

Spwm_5L(t)=Spwm_v1(t)+Spwm_v2(t) (6)

图2  不同RF-PWM方案生成脉冲波形示意图

Fig.2  Schematic diagram of pulse waveform generated by different RF-PWM schemes

2 时钟抖动的影响

图3  时钟抖动示意图

Fig.3  Timing jitter diagram

在物理实现过程中,由于各种较难预测的因素,如温度或半导体工艺,都会导致信号的上升沿和下降沿产生随机时钟抖动。如图3所示,时钟抖动会导致信号的实际位置与理想位置之间出现偏差εεpεn分别表示上升沿和下降沿中存在的时钟抖动。时钟抖动会引起信号幅度和相位的失真,特别是理想脉冲信号的脉冲宽度在脉冲吞[

9]阈值附近时,时钟抖动的加入会使原本可以驱动下一级电路的脉冲信号被吞没,导致信号性能的进一步恶化。随机噪声大都是热噪声,根据中心极限定律,许多独立不相关噪声源叠加后趋近于高斯分布,且在抖动相关研究中大多采用高斯分布来描述时钟抖[10]。因此本文假设时钟抖动为服从均值为0、方差为σ2的高斯分布函数:ε~N(0, σ2)。

2.1 时钟抖动对信号基波与各次谐波的影响

2.1.1 时钟抖动对SI方案的影响

图4(a)所示,当脉冲序列的上升沿与下降沿存在时钟抖动时,对脉冲宽度的影响可以表示为ΔW=εp-εn,对脉冲相位的影响可以表示为Δφ=(εp+εn)/2。则Spwm_comp_jit(t)为:

Spwm_comp_jit(t)=4πk=1,3(-1)(k-1)/2ksinkW+ΔW2coskwct+φ(t)+Δφ (7)

x足够小时,根据极限理论有:sin(x)≈x、cos(x)≈1,此时式(7)可近似为:

Spwm_comp_jit(t)=2πk=1,3-1(k-1)2x1+x2+x3+x4 (8)

式中:

x1=2ksin(kW2)cos(k(wct+φ(t)) x2=-(εp+εn)sin(kW2)sin(k(wct+φ(t))x3=(εp-εn)2cos(kW2)cos(k(wct+φ(t))x4=-k(εp2-εn2)2cos(kW2)sink(wct+φ(t)) (9)

可以发现式(9)x1Spwm(t),x2,x3x4为时钟抖动带来的失真项ΔScomp_jit(t)。

图4  不同RF-PWM方案受时钟抖动影响示意图

Fig.4  Schematic diagram of different RF-PWM schemes affected by timing jitter

2.1.2 时钟抖动对SII方案的影响

假设叠加前的2条信号的上升沿与下降沿都存在时钟抖动,如图4(b)所示,最终合成波形时Spwm_in1的上升沿成为了合成脉冲的下降沿,Spwm_in2的下降沿成为了合成脉冲的上升沿。引入抖动后的合成脉冲Spwm_outp_jit(t)可以表示为:

Spwm_outp_jit(t)=Spwm_outp_jit1(t)+Spwm_outp_jit2(t) (10)

式中:

Spwm_outp_jit1=2π×k=1,31kcoskwct+φ(t)+θ(t)+εnSpwm_outp_jit2=2π×k=1,31kcoskwct+φ(t)-θ(t)+εp (11)

θ(t)=(π-W)/2代入式(10)后可得:

Spwm_outp_jit(t)=2πk=1,3y1+y2+y3+y4 (12)

式中:

y1=1kcoskwct+φ(t)+θ(t)y2=1kcoskwct+φ(t)-θ(t)y3=(εp+εn)sinkW2sinkwct+φ(t)y4=(-1)(k-1)2(εn-εp)coskW2coskwct+φ(t) (13)

式(13)不难发现y1y2式(4)相同,即为输入信号的二维傅里叶级数表达式。y3y4则为时钟抖动带来的失真项ΔSoutp_jit(t)。

2.1.3 时钟抖动对SIII方案的影响

图4(c)所示,SIII方案在时钟抖动作用的情况下,得到的脉冲信号可以视为2个考虑时钟抖动影响的SI方案的叠加:

Spwm_5L_jit(t)=Spwm_v1(t)+Spwm_v2(t)+ΔSpwm_jit1(t)+ΔSpwm_jit2(t)=Spwm_5L(t)+ΔS5L_jit(t) (14)

式中ΔS5L_jit(t)为2个三电平子脉冲在时钟抖动影响下的失真项之和,2个子脉冲的失真项与上文描述的SI方案类似。

从上述3种方案的失真项ΔScomp_jit(t)、ΔSoutp_jit(t)和ΔS5L_jit(t)可见时钟抖动给基波与谐波带来的失真都和ε有关,当ε趋近于0时,时钟抖动对信号基波与各次谐波带来的影响可以忽略不计。

2.2 时钟抖动对信号底噪的影响

在全数字发信机系统架构下,模拟信号在数字化过程中,由于系统分辨力的限制,数字化所产生的脉冲信号会引入量化误差,给信号带来量化噪声。本文把存在量化误差的信号作为参考信号,分析时钟抖动对信号底噪的影响。如图5所示,令仅存在量化误差的信号为参考信号,同时存在量化误差和时钟抖动误差的信号为实际信号。

图5  脉冲信号引入误差示意图

Fig.5  Schematic diagram of error introduced by pulse signal

以SI方案为例,通过比较生成的脉冲序列Spwm(t) 由N个脉冲组成,脉冲序列的长度为LTcL为正整数、Tc为载波周期),则Spwm(t)可以表示为:

Spwmt=l=0N-1dτt-tq_lsign(Sin(t)) (15)

式中:tq_l为参考信号的位置;τq为参考信号的脉宽;sign(*)为符号函数;dτ(*)为脉冲状态,

dτ(t)=1,tq_l-τq2ttq_l+τq20,otherwise (16)

式(15)进行傅里叶变换:

Spwmw=-+l=0N-1signSin(t)dτt-tq_le-jwctq_ldt=2Awcl=0N-1signSin(l)sinwcτq/2e-jwctq_l (17)

式(17)进行周期延拓,得到周期为LTc的脉冲序列,其对应的傅里叶级数的系数Sn为:

Sn=1πn×l=0N-1slsinnωcτq2L e-j2πntq_lLTc (18)

引入时钟抖动后,脉冲宽度从τq变为τr(τr为实际信号的脉宽),误差脉宽序列Epwm(t)可以表示为:

Epwmt=l=0N-1dτet-tε_lstε_l (19)

式中tε_l为误差脉冲序列的位置,且当τe>0时(τe表示误差序列)有:

dτe(t)=1,tl-τq2ttl-τr21,tl+τq2ttl+τr20,otherwise (20)

τe<0时,有:

dτe(t)=-1,tl-τr2ttl-τq2-1,tl+τr2ttl+τq20,otherwise (21)

式(19)进行傅里叶变换:

Epwmw=-+l=0N-1stε_ldτet-tε_l e-jwctε_ldt=l=0N-1sltr_l-τr2tq_l-τq2-1le-jwctε_ldt+l=0N-1sltr_l+τr2tq_l+τq2e-jwctε_ldt=                     2wc×l=0N-1sle-jwctq_lsinwcτq2-2wc×l=0N-1sl e-jwctr_lsinwcτr2 (22)

式中tr_l表示实际信号的位置。对式(22)进行周期延拓后可得对应的傅里叶级数系数En

En=1πn×l=0N-1sl e-j2πntq_lLTcsinnwcτq2L-1πn×l=0N-1sl e-j2πntr_lLTcsinnwcτr2L (23)

对比式(18)式(23)可知,由时钟抖动引入的噪声是参考信号频谱与实际信号频谱之差。tr_l可以用tq_l+(εp+εn)/2表示,同时τr=τq+(εp-εn),利用极限理论,式(23)可以表示为

En=-fcLεp-εnl=0N-1sle-j2πntq_lLTccosnwcτq2L (24)

fc远大于L时,时钟抖动对底噪带来的影响是不可忽略的。其他2种方案的噪声分析与上述过程类似。通过上文分析,时钟抖动对信号基波和奇次谐波的影响很小,主要影响体现在底噪上,而底噪的增加必然会引起信号带内和带外的失真,进而影响输出信号的质量。

本文的工作是在文献[

10]的基础上对RF-PWM的生成方式及其电平数进行改变。与文献[10]不同的是,本文主要通过信号的傅里叶变换公式推导体现时钟抖动对信号产生的影响,并且从性能的好坏判断RF-PWM方案对时钟抖动的敏感程度。

3 仿真实验与分析

为验证时钟抖动对信号性能的影响,本文选择16QAM信号作为输入信号,载波fc为30 MHz,相对分辨力Tr(Tr=fs/fc

图6  时钟抖动对信号基波和三、五次谐波的影响

Fig.6  Influence of timing jitter on fundamental and

3th,5th harmonics of signals

fs为采样频率)分别为1%,0.5%和0.1%。SI方案中Vth=0.1,SIII方案中Vth1=0.1,Vth2=0.3。

图6为时钟抖动在Tr=1%时,对3种RF-PWM实现方案产生信号的基波和三、五次谐波的影响。从图例可见,这些性能指标与没有时钟抖动影响的信号性能几乎一致,验证了通过公式推导分析得出的结论:时钟抖动对信号的基波和谐波产生的影响非常微弱。

图7可以看出,随着Tr的增大,在相同σ2时钟抖动影响下,信号底噪抬高的趋势也在增大,说明时钟抖动在高分辨力下是不可忽略的。SI方案与SII方案对时钟抖动的敏感程度一致,随着分辨力的提高,SIII方案表现出较好的抗抖动性能。

图7  时钟抖动对信号底噪的影响

Fig.7  Influence of timing jitter on signal noise floor

图8给出了SI方案在Tr=0.1%的条件下,不同σ2的时钟抖动对信号功率谱产生的影响。当引入σ2=1×10-20的时钟抖动时,信号底噪明显抬高,并随着σ2的增大持续恶化。从频域上也可以观察到时钟抖动对信号产生的影响主要体现在底噪上。

图8  不同方差时钟抖动对信号功率谱的影响

Fig.8  Influence of timing jitter with different variances on signal power spectrum

图9为SI方案在Tr=0.1%, σ2=3×10-20条件下对信号功率谱的影响,其中参考信号与实际信号的频谱为仿真数据。底噪频谱根据式(24)计算获得,与实际信号仿真频谱的底噪基本重合,证明了上文关于信号底噪的理论分析结论与实际仿真结果一致。

图9  时钟抖动对信号功率谱的影响

Fig.9  Influence of timing jitter on signal power spectrum

从频域上看,时钟抖动的存在会抬高信号的底噪,引起信号带内和带外的失真。仿真分析时钟抖动对输出信号的EVM和ACPR影响,图10图11为不同Tr下,时钟抖动对3种方案信号ACPR和EVM的影响。在相同的Tr时,σ2增大会导致ACPR和EVM的增大,但随着Tr的增大,可以发现SIII方案随σ2的变化幅度小于其他2种方案。当Tr=0.1%且σ2=3×10-20时,SIII方案下降的ACPR相较于其他2种方案减少了3 dB左右。对比EVM曲线变化,也有时钟抖动对SIII方案影响较小的现象。

分析了载波频率一定的条件下,时钟抖动给3种方案带来的影响,但当信号的载波频率发生变化时,时钟抖动给信号带来的失真也发生相应变化。图12为3种方案在采样频率相同,抖动方差σ2=3×10-20的条件下,随着载波频率的增加,时钟抖动对信号性能的影响越发显著。

图10  时钟抖动对信号ACPR的影响

Fig.10  Influence of timing jitter on signal ACPR

图11  时钟抖动对信号EVM的影响

Fig.11  Influence of timing jitter on signal EVM

图12  不同载波频率fc下时钟抖动对信号性能的影响

Fig.12  Influence of timing jitter on signal performance at different carrier frequencies

4 结论

本文考虑了时钟抖动对3种RF-PWM方案性能上带来的影响,通过推导时钟抖动条件下信号基波、谐波和底噪的数学解析式,给出时钟抖动带来的失真项,并对时钟抖动条件下的RF-PWM方案进行性能仿真,验证了理论与仿真结果的一致性。理论与仿真结果表明时钟抖动主要抬高了信号的底噪,对信号基波与谐波基本没有产生影响;对于不同的RF-PWM方案,在相同条件下,2种三电平方案在时钟抖动影响下有着相近的性能,五电平方案对时钟抖动有较好的抑制效果,并随着时间分辨力的提高,五电平对时钟抖动的抑制效果越明显。

本文假设的时钟抖动只产生于数字域,时钟抖动之间相互独立。但在实际系统中,还应考虑在模拟域产生的时钟抖动和它带来的累积效应,并且时钟抖动引起的脉冲吞没现象也值得关注。因此后续需要结合实际系统对时钟抖动等非线性因素做出全面的分析,并找出相应的解决方案。

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